calibre后端（calibre 插件）

数字IC后端设计实现培训教程之Innovus和ICC2中做物理验证LVS检查步骤_百...

Innovus中的LVS检查步骤： PG短路检查： 使用命令verify_PG_short no_routing_blkg来排查电源地短路问题。 若存在PG短路，Calibre LVS在GDS抽样时会生成相关报告，指出短路网络。 加载Innovus并定位短路位置，然后修复问题。

在Innovus中进行LVS检查时，请遵循以下步骤： **PG短路检查 使用命令`verify_PG_short -no_routing_blkg`，排查电源地短路问题。若PR后数据库中存在PG短路，Calibre LVS在GDS抽样时会生成`lvs.rep.shorts`报告，报告中会指出相关短路网络。加载innovus并定位短路位置后，修复问题。

Innovus学习资源工具链定位：Innovus作为cadence后端核心工具，负责物理实现（布局、布线、时序优化）。虚拟机内已配置完整流程环境，可直接调用台积电/中芯国际工艺库进行实践。学习路径建议：基础操作：通过虚拟机内教程掌握GUI界面与命令行操作。工艺库加载：学习导入LEF/DEF文件、设置设计规则约束（DRC）。

CADence、virtuoso、ic618、calibre、adel、spice、spectre之间的关系...

Spectre 是 cadence 在 SPICE 基础上发展出的高性能商业化仿真器。 Calibre 与 VirtUOSo： Calibre 原由 Mentor Graphics 开发，现属西门子 EDA，用于 IC 后端设计和验证。

功能定位差异Virtuoso是Cadence公司推出的芯片级集成开发环境，覆盖从前端设计到后端验证的全流程。

在Virtuoso的Hierarchy Editor窗口中，找到要仿真的模块。设置SPICE源文件为提取的寄生网表。保存设置并重新计算hierarchy，以确保寄生网表被正确加载。检查SIMulator设置：在ADEL窗口中，检查Simulator设置，确保选择的是spectre。这一步骤是为了避免因配置错误导致的仿真问题。

开始安装Cadence系列软件，首先从IC618开始。在Linux的home目录下新建一个名为eda的文件夹，进一步创建一个cadence子目录，以及一个mentor文件夹。将IC61SPECTRE18和calibre2019安装包以及patch工具复制到虚拟机，可能需要在tmp/VMwareDnD找到并剪切到目标位置。

第七步，安装IC618（VIRTUOSO）。安装过程与innovus类似，但在配置界面中选择no选项处理license和OA相关设置。使用1patch工具完成破解步骤。第八步，安装SPECTRE21。执行1patch命令进行破解，编辑/sysname文件以调整环境设置。确保软件能正确识别操作系统环境。第九步，设置CALIBRE2022。

后仿真过程中，提取calibre寄生参数PEX的具体步骤值得记录和参考。首先，确保在Virtuoso中进行配置，新建一个config文件，选择合适的bench和cell，设置library、Cell和Type。然后，创建一个名为spectre的模板，配置好top Cell和Global Bindings，点击保存后，通过Hierarchy Editor窗口调用版图提取的寄生网表。

calibre添加dummy后,金属密度不够

1、在使用Calibre添加dummy后金属密度不够，可以通过以下方法来解决：手动调整dummy的添加：在layout确定面积和布局后，特别是在连线LVS DRC clean后，以及CHIP-top完成后，进行dummy的填充。

2、另外，在bonding（键合）过程中，如果bonding区域与旁边金属密度相差过大，可能会导致芯片破裂。添加流程以景芯5GHz A72为例，添加dummy的流程如下：完成布局布线：首先完成电路的布局布线工作。导出GDS文件：将布局布线后的结果导出为GDS文件。GDS合并：对导出的GDS文件进行合并操作。

3、景芯5GHz A72的Dummy添加主要基于Calibre工具对布局布线后的GDS文件进行操作，目的是满足版图密度要求并提升良率，同时需考虑先进工艺下Dummy对时序的影响。

4、解决方案：检查并调整macro之间的间距和keepout margin，确保在空旷区域内插入足够的dummy，以满足设计规则要求。同时，对于macro之间的channel，可以只加soft blockage，预留给工具插buffer以解决timing问题。总结：本文针对TSMC 28nm和TSMC 12nm工艺中常见的Calibre DRC Violation进行了案例解析。

5、这类DRC通常涉及base layer，是由于filler缺失或填充不足导致。它们会在整个设计中高亮显示，可能是cell重叠或filler问题。VIAEN.12 这类DRC出现在memory区域，尤其是M4 pg pin位置，由enclosure包边问题引起。M4金属走线靠近pin时，可能导致DRC Violation。